CAN bus edge timing control for dominant-to-recessive transitions(CAN 总线显性→隐性边沿时序控制)

组织: Texas Instruments年份: 2017可获取性: 免费状态: 已验证优先级: ★★☆
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是什么

TI 于 2017 年公开的 CAN 总线”显性→隐性”边沿时序控制专利。针对 CAN/CAN FD 高速数据段,在总线发生显性→隐性跳变时,额外并联接入被称为 “recessive nulling(隐性抵消)” 的阻抗,降低总线整体并联阻抗,从而更快泄放线缆分布电容上的残留电荷,缩短差分电压衰减到隐性阈值的时间。

为什么值得读

  • 模拟IC 工程师:理解”隐性态不是靠输出驱动拉出来、而是靠网络放电”的物理本质;设计输出级时可增加一个短时并联低阻通路(脉冲宽度可控、可编程,后文 200 ns 量级)来主动加速放电,同时需评估其对 EMC 与共模电流的影响。
  • 嵌入式开发工程师:理解采样点(约 75% 位时间)与显性→隐性沿的关系,以及高数据率下位定时裕量的来源。

核心内容要点

  • 解决的问题:CAN FD 数据段走向 2–5 Mbit/s 时,显性→隐性跳变受总线 RC 时间常数限制,差分电压衰减过慢,可能越过采样点(约 75% 位时间)导致采样失败。
  • 技术方案:在显性→隐性跳变期间接入 recessive nulling 阻抗,加快线缆分布电容放电,缩短差分电压衰减到隐性阈值的时间。
  • 实现:给出主驱动器与分段(fractional)驱动器两种实现,以及显性→隐性边沿时序控制的方法与装置。
  • 设计启示:主动加速放电的短时并联通路需要考虑脉冲宽度控制(可编程)、对 EMC 与共模电流的影响。

怎么读

先读专利从 CAN 总线 RC 时间常数、采样点与仲裁波形入手的背景分析,理解问题本质;再读主驱动器与分段驱动器实现及脉冲时序控制;最后对照 SIC 规范看该方案在标准中的位置。PDF 免费公开,可直接下载本地阅读。

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