设计参考总览
设计参考
本板块把 ISO 11898-2:2024、关键专利与主流 SIC 收发器数据手册中的参数翻译成电路设计要点,按收发器模块逐页展开。适合正在设计或对标 CAN FD / CAN SIC 收发器的模拟 IC 工程师:先看参数集与规格基线建立规格树,再按模块进入设计要点,最后用参数设计要点总表做流片前自查。
设计流程地图
flowchart LR
S["① 规格分解<br/>ISO 11898-2:2024<br/>参数集 A/B/C + Annex A"] --> B["② 链路预算<br/>环回延迟 / 位宽对称性<br/>TDC 裕量"]
B --> M["③ 模块设计<br/>输出级 · 接收器 · SIC 控制<br/>振铃抑制 · ESD · 电源唤醒"]
M --> C["④ 参数对标<br/>厂商手册逐项对照<br/>(TJA1463 / TCAN1463)"]
C --> V["⑤ 验证<br/>时序/电平/EMC/一致性<br/>ISO 16845 · plugfest"]
模块地图与设计要点入口
| 模块 | 核心设计问题 | 设计要点页 |
|---|---|---|
| TX 模块(发送通路) | TXD 输入、预驱动、斜率与对称性、DTO 与失效安全 | TX 模块设计要点 |
| 输出级(驱动器) | 显性/隐性电平、驱动电流、斜率与对称性、SIC 三态阻抗 | 输出级设计要点 |
| 接收比较器(HS/LP) | 阈值与迟滞、共模范围、输入阻抗匹配、接收延迟与对称性 | 接收比较器设计要点 |
| SIC 控制逻辑 | 显性→隐性边沿检测、有源隐性窗口(≤120/≥355/≤530 ns)、glitch-free 切换 | SIC 控制逻辑设计要点 |
| 振铃抑制电路 | recessive nulling、瞬态检测阻尼、阻抗匹配与分段斜率 | 振铃抑制电路设计要点 |
| ESD 与总线故障保护 | 最大额定值、输入衰减器/80V 耐压、片内/片外防护分工、闩锁 | ESD 与总线保护设计要点 |
| 电源管理/模式/唤醒 | UVLO、VIO 电平转换、Normal/Standby/Sleep、WUP/WUF、CAN FD passive | 电源与唤醒设计要点 |
| 全模块参数总表 | 每一模块的参数、符号、规格、设计要点、测试条件一表汇总 | 参数设计要点总表 |
时序链路预算
flowchart LR
TX["TXD"] -->|"td(TXD→BUS) ≤ 80 ns"| BUS["总线"]
BUS -->|"td(BUS→RXD) ≤ 110 ns"| RX["RXD"]
TX -->|"环回 tLoop ≤ 190 ns"| RX
环回延迟 = 发送路径 + 接收路径,是 TDC 补偿与位宽对称性的基础;预算如何拆、PVT 如何留裕量,见时序链路预算。
与知识库/教程的关系
- 知识库:本板块是收发器设计的”设计手册版”;知识库回答”参数是什么、为什么”,设计参考回答”这个模块怎么设计、参数怎么定”。
- SIC 专题:深入原理见SIC 设计专题(原理/设计/测试三篇 + HTML 学习笔记)。
- 教程:动手验证方法见教程列表(位定时、SIC、延迟对称性、示波器、plugfest)。
- 资源:标准全文/参数速查/专利全文见资源库。