参数设计要点总表
参数设计要点总表
使用方式:逐行核对自家芯片,标注 ✅ 满足 / ⚠️ 边缘 / ❌ 不满足,并回填实测值(流片后)。规格以 ISO 11898-2:2024 与器件数据手册为准,设计目标为建议余量。
一、输出级
| 参数 | 符号 | 规格 | 设计目标 | 设计要点 |
|---|---|---|---|---|
| 显性差分电压 | VDiff | +1.5 ~ +3.0 V(RL=50~65 Ω) | ~2.0 V | 驱动电流 × 负载;CANH/CANL 对称 |
| 驱动电流 | ICAN_H/L | ≤ 115 mA | 满足 VDiff 前提下留裕量 | 输出管尺寸与导通电阻 |
| 驱动对称性 | Vsym_vcc | 0.9 ~ 1.1 | ~1.0 ±0.03 | 上下支路电流镜像精度 |
| 有源隐性阻抗 | RDIFF_act_rec | 75 ~ 133 Ω | 100 Ω ±10%(可校准) | 辅助驱动支路 + 校准位 |
| TXD→总线延迟 | tprop(TXD_BUS) | ≤ 80 ns | ≤ 70 ns | 预驱动 + 输出级 |
| 发送位宽偏差 | ΔtBit(Bus) | −10 ~ +10 ns | ±6 ns | 边沿整形对称 |
| TXD 显性超时 | tto(dom)TXD | 0.8~9 ms | 中间值 + 容差 | 失效安全 |
〇、TX 模块(发送通路)
| 参数 | 符号 | 规格参考 | 设计目标 | 设计要点 |
|---|---|---|---|---|
| TXD 输入迟滞 | — | 器件级 | 防抖动 | 输入级施密特结构 |
| TXD→总线延迟 | tprop(TXD_BUS) | ≤ 80 ns | ≤ 70 ns | 预驱动 + 输出级 |
| 压摆率 | — | 器件级 | 与 EMC 折衷 | 分段斜率可配置 |
| TXD 显性超时 | tto(dom)TXD | 0.8~9 ms | 中间值 + 容差 | 失效安全,恢复无毛刺 |
| 静音模式 | — | TXD 无效 | 无总线毛刺 | 模式切换先回隐性 |
完整说明见 TX 模块设计要点。
二、接收比较器(HS)
| 参数 | 符号 | 规格 | 设计目标 | 设计要点 |
|---|---|---|---|---|
| 显性阈值 | VIT+ | ≥ 0.9 V | 0.9 V + 失调裕量 | 分压匹配、失调校准 |
| 隐性阈值 | VIT− | ≤ 0.5 V | 0.5 V − 失调裕量 | 与迟滞共同设计 |
| 迟滞 | VHYS | ≥ 100 mV(器件级) | 120~180 mV | 抗噪 vs 电平裕量 |
| 共模范围 | VCM | −12 ~ +12 V | 覆盖 + 余量 | 输入衰减网络 |
| 输入电阻匹配 | mR | ±0.03 | ±0.02 | 版图对称 + 校准 |
| 输入电容 | Ci | ≤30 pF(器件级) | 尽量小 | 与 TVS 统筹 |
| 总线→RXD 延迟 | tprop(BUS_RXD) | ≤ 110 ns | ≤ 95 ns | 输入 RC + 比较器 + VIO 输出 |
| 接收对称性 | ΔtRec | −20 ~ +15 ns | ±12 ns | 比较器群延迟对称 |
| 未上电漏电 | ICAN | ≤ ±10 µA | ≤ 5 µA | 睡眠开关 |
三、SIC 控制逻辑
| 参数 | 符号 | 规格 | 设计目标 | 设计要点 |
|---|---|---|---|---|
| 有源隐性开始 | tact_rec_start | ≤ 120 ns | ≤ 90 ns | 边沿检测通路延迟 |
| 有源隐性结束 | tact_rec_end | ≥ 355 ns | 380~430 ns | 定时器覆盖 PVT |
| 被动隐性开始 | tpas_rec_start | ≤ 530 ns | ≤ 490 ns | 切换单调无毛刺 |
| 仲裁覆盖 | — | TXD 变 LOW 立即显性 | < 20 ns | 状态机优先级 |
| 窗口可编程 | — | 建议 | 寄存器 + 校准 | 按网络微调 |
四、振铃抑制电路
| 设计项 | 目标 | 要点 |
|---|---|---|
| nulling 窗口 | 与 SIC 窗口一致,采样点前终止 | LRN/HRN/混合可编程 |
| nulling 阻抗 | 与总线特征阻抗同量级 | 过低加载、过高无阻尼 |
| 检测阈值/带宽 | 只响应振铃,不误触发 | 电容耦合 + 阈值 |
| 温度补偿 | 匹配阻抗全温稳定 | Ron 补偿 |
| 转换瞬间电流 | 受控 | EMC 评估 |
五、ESD 与总线保护
| 项目 | 规格参考 | 目标 | 要点 |
|---|---|---|---|
| 最大额定值 | −27~+40 V(扩展 ±58 V) | 覆盖 OEM 要求 | 分压 + 钳位 + 高压器件 |
| 未上电漏电 | ≤ ±10 µA | ≤ 5 µA | 睡眠开关断开分压 |
| HBM | ≥ ±8 kV(CANH/CANL) | 达标 | 焊盘 ESD + 二级保护 |
| 系统级 ESD | ISO 10605 ±15 kV(空气) | 配合外部 TVS | TVS 电容与信号折衷 |
| 闩锁 | — | 无闩锁 | well tie / guard ring |
六、电源/模式/唤醒
| 项目 | 规格参考 | 目标 | 要点 |
|---|---|---|---|
| Standby 电流 | µA 级 | 按产品定位 | LP 比较器低功耗 |
| tFilter | 长 0.5 | 窗口内 + PVT | 模拟定时器 |
| WUP 三段时序 | 显-隐-显均 ≥ tFilter | 防误唤醒 | 状态机 |
| WUF/CAN FD passive | 按产品定位 | 不误唤醒 | 帧头解析低功耗 |
| UVLO | 器件级 | 带迟滞 | 上电/掉电时序 |
流片前自查清单
- 规格树:明确 Set A/B/C 档位与是否叠加 Annex A,形成《设计规格基线》
- 时序预算:tLoop ≤ 170 ns 目标拆到每个模块,含版图/封装项
- 输出级:Vsym、RDIFF_act_rec 校准方案、DTO 失效安全
- 接收器:阈值/迟滞/共模/输入匹配;输入网络带宽 ≥ 50~100 MHz
- SIC 控制:窗口定时器 PVT 仿真(SS/高温最坏)、glitch-free 切换、仲裁覆盖
- 振铃抑制:nulling 终止与采样点错开;转换瞬间电流 EMC 评估
- ESD/保护:两级防护、闩锁防护、TVS 电容统筹、80V 口径确认
- 电源/唤醒:tFilter 全角、CAN FD passive、UVLO 迟滞、模式切换毛刺
- 对标:与 TJA1463/TCAN1463 逐项对照,标注差距
- 验证计划:按测试篇与 ISO 16845 制定,实测回填本表
参见
- 参数集与规格基线 / 时序链路预算
- 模块页:输出级 · 接收比较器 · SIC 控制 · 振铃抑制 · ESD 保护 · 电源唤醒
- 知识库:SIC 设计专题·测试篇、工具与测试·一致性测试
- 资源:ISO 11898-2:2024 关键参数速查、TJA1463 数据手册全文、TCAN1462-Q1 数据手册全文