ISO 11898-2:2024 关键参数速查
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参数来源:ISO 11898-2:2024 全文(见全文页),表号与条款见各节标注。 数值单位与符号与原文一致;关键参数以官方正式版本为准。
1. 最大额定值(表 2)
来源:5.3.1 节,表 2(HS-PMA maximum ratings of VCAN_H、VCAN_L and VDiff)。施加到 CAN_H / CAN_L 且不造成损坏的静态电压上下限,VDiff 需保持在自身的最大额定范围内;适用于加电与未加电、TXD 无效与 TXD 变为有效(此时 CAN_H/CAN_L 接固定电压)的情况。
| 参数 | 符号 | 最小 [V] | 最大 [V] | 条件 |
|---|---|---|---|---|
| 最大额定值 | VDiff | -5,0 | +10,0 | 需满足一般或扩展最大额定值之一 |
| 一般最大额定值 | VCAN_H、VCAN_L | -27,0 | +40,0 | — |
| 可选:扩展最大额定值 | VCAN_H、VCAN_L | -58,0 | +58,0 | — |
注:VDiff = VCAN_H − VCAN_L(见图 2 测试电路);VDiff 最大额定值不保证 VCAN_H / VCAN_L 的所有组合都合规。
2. 隐性输出特性(表 3/4,总线偏置激活/未激活)
2.1 总线偏置激活(表 3,5.3.2 节)
| 参数 | 符号 | 最小 [V] | 典型 [V] | 最大 [V] | 条件 |
|---|---|---|---|---|---|
| CAN_H 单端输出电压 a | VCAN_H | +2,0 | +2,5 | +3,0 | RL>1010Ω(未接),C₁=C₂=CRXD=0pF |
| CAN_H 单端输出电压 b | VCAN_H rec | +2,137 | +2,5 | +2,887 | RL=60Ω(±1%),C₁=C₂=CRXD=0pF |
| CAN_L 单端输出电压 a | VCAN_L | +2,0 | +2,5 | +3,0 | RL>1010Ω(未接) |
| CAN_L 单端输出电压 b | VCAN_L rec | +2,137 | +2,5 | +2,887 | RL=60Ω(±1%) |
| 差分输出电压 | VDiff | -0,5 | 0 | +0,05 | — |
注:表中要求同时成立,并非 VCAN_H 与 VCAN_L 的所有组合都满足 VDiff 定义(原文 NOTE)。
2.2 总线偏置未激活(表 4,5.3.3 节;偏置何时未激活见 5.5.6)
| 参数 | 符号 | 最小 [V] | 典型 [V] | 最大 [V] | 条件 |
|---|---|---|---|---|---|
| CAN_H 单端输出电压 | VCAN_H | -0,1 | 0 | +0,1 | RL>1010Ω(未接),C₁=C₂=0pF |
| CAN_L 单端输出电压 | VCAN_L | -0,1 | 0 | +0,1 | 同上 |
| 差分输出电压 | VDiff | -0,2 | 0 | +0,2 | 同上 |
3. 显性输出特性(表 5,5.3.4 节)
| 参数 | 符号 | 最小 [V] | 典型 [V] | 最大 [V] | 条件 |
|---|---|---|---|---|---|
| CAN_H 单端电压 | VCAN_H | +2,75 | +3,5 | +4,5 | RL=50Ω 至 65Ω |
| CAN_L 单端电压 | VCAN_L | +0,5 | +1,5 | +2,25 | RL=50Ω 至 65Ω |
| 正常总线负载差分电压 | VDiff | +1,5 | +2,0 | +3,0 | RL=50Ω 至 65Ω |
| 仲裁期间有效电阻差分电压 | VDiff | +1,5 | 未定义 | +5,0 | RL=2240Ω(见注) |
| 可选:扩展总线负载范围差分电压 | VDiff | +1,4 | +2,0 | +3,3 | RL=45Ω 至 70Ω |
注(原文 NOTE):假设最大 R 为 70Ω,2240Ω 对应 32 节点网络(2240Ω/70Ω=32),即最多 32 个节点同时发送显性时单节点驱动负载变小的情况。测量条件 C₁=C₂=CRXD=0pF。
4. 驱动器与接收器(表 6-11)
4.1 最大驱动输出电流(表 6,5.3.5 节)
| 参数 | 符号 | 最大 [mA] | 条件 |
|---|---|---|---|
| CAN_H 绝对电流 | ICAN_H | 115 | -3V≤VCAN_H≤+18V |
| CAN_L 绝对电流 | ICAN_L | 115 | -3V≤VCAN_L≤+18V |
注(原文 NOTE):差分电压超出条件列范围时实现仍应继续驱动显性输出;最小输出电流由表 5 隐含规定,预计高于 30 mA。
4.2 静态接收器输入特性(表 7/8,5.3.6 节;低功耗模式)
偏置激活(表 7):
| 参数 | 符号 | 最小 [V] | 最大 [V] | 条件 |
|---|---|---|---|---|
| 隐性态差分输入电压范围 | VDiff | -3,0 | +0,5 | -12,0V≤VCAN_L≤+12,0V;-12,0V≤VCAN_H≤+12,0V |
| 显性态差分输入电压范围 | VDiff | +0,9 | +8,0 | 同上 |
偏置未激活(表 8):
| 参数 | 符号 | 最小 [V] | 最大 [V] | 条件 |
|---|---|---|---|---|
| 隐性态差分输入电压范围 | VDiff | -3,0 | +0,4 | -12,0V≤VCAN_L≤+12,0V;-12,0V≤VCAN_H≤+12,0V |
| 显性态差分输入电压范围 | VDiff | +1,15 | +8,0 | 同上 |
4.3 接收器输入电阻(表 9/10,5.3.7 节)
| 参数 | 符号 | 最小 [kΩ] | 最大 [kΩ] | 条件 |
|---|---|---|---|---|
| 差分内部电阻 | RDIFF_pas_rec | 12 | 100 | -2V≤VCAN_L,VCAN_H≤+7V |
| 单端内部电阻 | RSE_pas_rec_H、RSE_pas_rec_L | 6 | 50 | 同上 |
注:RDIFF_pas_rec = RSE_pas_rec_H + RSE_pas_rec_L(原文脚注 a)。
| 参数 | 符号 | 最小 | 最大 | 条件 |
|---|---|---|---|---|
| 内部电阻匹配 | mR | -0,03 | +0,03 | VCAN_L、VCAN_H:+5V |
注:mR = 2×(RSE_H − RSE_L)/(RSE_H + RSE_L)(表 10 脚注 a)。
4.4 最大漏电流(表 11,5.3.8 节;未加电)
| 参数 | 符号 | 最小 [μA] | 最大 [μA] | 条件 |
|---|---|---|---|---|
| CAN_H、CAN_L 漏电流 | ICAN_H、ICAN_L | -10 | +10 | VCAN_H=5V、VCAN_L=5V,所有电源输入接 GND;正电流流入实现 |
4.5 附:网络输入电压期望(Annex B,信息性)
来源:Annex B.2(表 B.1/B.2/B.3)。供网络设计参考,非规范性要求。
隐性态接收(表 B.1):
| 参数 | 符号 | 最小 [V] | 典型 [V] | 最大 [V] | 条件 |
|---|---|---|---|---|---|
| 工作输入电压 | VCAN_H | -12,0 | +2,5 | +12,0 | 相对各 CAN 节点自身地 |
| 工作输入电压 | VCAN_L | -12,0 | +2,5 | +12,0 | 同上 |
| 差分输入电压 | VDiff | -3,0 | 0 | +0,012 | 在各节点处测量 |
显性态接收(表 B.2,正常总线负载、无仲裁):
| 参数 | 符号 | 最小 [V] | 典型 [V] | 最大 [V] | 条件 |
|---|---|---|---|---|---|
| 共模电压 | VCAN_H | -10,8 | +3,5 | +12,0 | 相对各节点自身地 |
| 共模电压 | VCAN_L | -12,0 | +1,5 | +10,8 | 同上 |
| 差分电压 | VDiff | +1,2 | +2,0 | +3,0 | 在各节点处测量 |
仲裁期间显性态接收(表 B.3):
| 参数 | 符号 | 最小 [V] | 最大 [V] | 条件 |
|---|---|---|---|---|
| 共模电压 | VCAN_H | -10,8 | +12,0 | 相对各节点自身地 |
| 共模电压 | VCAN_L | -12,0 | +10,8 | — |
| 差分电压 | VDiff | +1,2 | +8,0 | 在各节点处测量 |
5. 动态参数(表 12-14,5.4 节)
5.1 驱动器对称性(表 12,5.4.1 节)
| 参数 | 符号 | 最小 | 典型 | 最大 | 条件 |
|---|---|---|---|---|---|
| 基于 Vcc 的驱动器对称性 a | Vsym_vcc | +0,9 | +1,0 | +1,1 | RL=60Ω(±1%),C₁=4,7nF(±5%),C₂=CRXD=0pF |
| 基于 Vrec 之和的驱动器对称性 b | Vsym_vrec | +0,9 | +1,0 | +1,1 | 同上 |
注:a) Vsym_vcc=(VCAN_H+VCAN_L)/Vcc;b) Vsym_vrec=(VCAN_H+VCAN_L)/Vrec_sum,Vrec_sum=VCAN_H_rec+VCAN_L_rec。观测条件:TXD 由方波激励,频率对应实现预期支持的最高位速率、但最高 1 MHz(2 Mbit/s)(正常功耗模式)。
5.2 可选发送显性超时(表 13,5.4.2 节)
| 参数 | 符号 | 最小 [ms] | 最大 [ms] |
|---|---|---|---|
| 发送显性超时 | tdom | 0,8 | 10,0 |
注:旧实现可接受最小 0,3 ms(脚注 a)。0,8 ms 最小值可容纳:位速率 ≥21,6 kbit/s 时 17 个连续显性位、≥45,8 kbit/s 时 36 个连续显性位(原文 NOTE)。
5.3 环路延迟(表 14,5.4.3 节)
| 参数 | 符号 | 最小 [ns] | 最大 [ns] |
|---|---|---|---|
| 参数集 A 与 B 的环路延迟 a | tLoop | 未指定 | 255 |
| 参数集 C 的环路延迟 a | tLoop | 未指定 | 190 |
| 参数集 C:TXD 到 CAN_H/CAN_L 传播延迟 | tprop(TXD_BUS) | 未指定 | 80 |
| 参数集 C:CAN_H/CAN_L 到 RXD 传播延迟 | tprop(BUS_RXD) | 未指定 | 110 |
注:a) 从 TXD 输入信号边沿到 RXD 输出同极性下一信号边沿的时间跨度,取两个边沿延迟的最大值。测量条件:RL=60Ω(±1%),C₁=0pF,C₂=100pF(±1%),CRXD=15pF(±1%);TXD 上升/下降时间(10%/90%)小于 10 ns。
6. 位定时参数集 A/B/C(表 15-18,5.4.3 节)
参数集适用位速率范围(前言):参数集 A = 旧版表 13,位速率 >1 Mbit/s 至 2 Mbit/s;参数集 B = 旧版表 14,位速率 >2 Mbit/s 至 5 Mbit/s;参数集 C 为本版新引入(表 17/18)。
6.1 数据信号时序要求(表 15/16/17)
参数集 A(表 15):全文页中该表未提取出数值行(仅保留表头与脚注),故此处不列数值;参数集 A 对应位速率 >1 Mbit/s 至 2 Mbit/s,参数为发送隐性位宽变化 t△Bit(Bus)、接收隐性位宽变化 t△Bit(RXD) 与接收时序对称性 t△Rec(定义见下表注),具体数值以官方正式版本为准。
参数集 B(表 16):
| 参数 | 符号 | 最小 [ns] | 最大 [ns] |
|---|---|---|---|
| 发送隐性位宽变化 | t△Bit(Bus) | -45 | +10 |
| 接收隐性位宽变化 | t△Bit(RXD) | -80 | +20 |
| 接收时序对称性变化 | t△Rec | -45 | +15 |
参数集 C(表 17):
| 参数 | 符号 | 最小 [ns] | 最大 [ns] |
|---|---|---|---|
| 发送隐性位宽变化 | t△Bit(Bus) | -10 | +10 |
| 接收隐性位宽变化 | t△Bit(RXD) | -30 | +20 |
| 接收时序对称性变化 | t△Rec | -20 | +15 |
注:定义 t△Bit(Bus)=tBit(Bus)−tBit(TXD),t△Bit(RXD)=tBit(RXD)−tBit(TXD),t△Rec=tBit(RXD)−tBit(Bus);表中要求同时成立,并非 t△Bit(Bus) 与 t△Rec 的所有组合都满足 t△Bit(RXD)。测量条件:RL=60Ω(±1%),C₁=0pF,C₂=100pF(±1%),CRXD=15pF(±1%);TXD 上升/下降时间(10%/90%)小于 10 ns。表 16 NOTE:位速率至 1 Mbit/s 时不定义 tBit(Bus) 与 tBit(RXD) 的限值。
6.2 参数集 C:SIC 时序与阻抗(表 18)
来源:5.4.3 节表 18(HS-PMA implementation SIC timing and impedance for parameter set C),配合图 6(SIC timing definitions)。
| 参数 | 符号 | 最小 | 最大 | 条件 |
|---|---|---|---|---|
| 差分内部电阻(CAN_H 到 CAN_L) | RDIFF_act_rec | 75Ω | 133Ω | +2V≤VCAN_H/L≤Vcc−2V(若 RSE 满足 RSE_act_rec),否则 -12V≤VCAN_H/L≤+12V |
| 可选:单端内部电阻 | RSE_SIC_act_rec | 37,5Ω | 66,5Ω | +2V≤VCAN_H/L≤Vcc−2V(若 RSE 满足 RSE_sic),否则 -12V≤VCAN_H/L≤Vcc+12V |
| 主动信号改善阶段开始时间 | tact_rec_start | n.a. | 120 ns | 从上升 TXD 边沿(50% 阈值处斜率 <5ns)测量 |
| 主动信号改善阶段结束时间 | tact_rec_end | 355 ns | n.a. | 从上升 TXD 边沿(50% 阈值处斜率 <5ns)测量 |
| 被动隐性阶段开始时间 | tpas_rec_start | n.a. | 530 ns | 从上升 TXD 边沿测量,RDIFF≥min.RDIFF_rec 且 RSE≥min.RSE_rec |
注:表 18 中 “passive recessive single-ended output characteristics terminated” 为可选功能(Annex B 表 B.4 第 8 项);脚注 a:原规范于 ISO 11898-2:2016 表 10。
7. CAN SIC 模式关键参数(Annex A)
来源:Annex A(规范性),适用于带 SIC 模式与 FAST 模式的 HS-PMA。SIC 模式 = 仲裁阶段按参数集 C 或 Annex A 工作的 PMA 实现(3.22);SIC(signal improvement capability)= 抑制 MDI 振铃的能力(3.21)。
工作模式组合(表 A.1):
| 工作模式 | 电压偏置状态 | 发送器状态 | 接收器状态 |
|---|---|---|---|
| SIC 模式 | 电压偏置激活 | 显性或隐性 | 显性或隐性 |
| FAST TX 模式 | 电压偏置激活 | level_1 或 level_0 | level_1 或 level_0 |
| FAST RX 模式 | 电压偏置激活 | 被动隐性 | level_1 或 level_0 |
7.1 主动/被动隐性输出特性(表 A.2,A.2.1 节)
端接、电压偏置激活。测量条件 a:RL>1010Ω,C₁=C₂=CRXD=0pF;测量条件 b(SIC 模式负载):45Ω≤RL≤65Ω(±1%),C₁=4,7pF(±5%),C₂=CRXD=0pF。
| 参数 | 符号 | 最小 [V] | 典型 [V] | 最大 [V] | 条件 |
|---|---|---|---|---|---|
| CAN_H 单端输出电压(基于电源参考电压) | VCAN_H | +2,0 | +2,5 | +3,0 | a |
| CAN_H 单端输出电压 | VCAN_H rec | 2,256 | +2,5 | +2,756 | b |
| CAN_L 单端输出电压(基于电源参考电压) | VCAN_L | +2,0 | +2,5 | +3,0 | a |
| CAN_L 单端输出电压 | VCAN_L rec | +2,256 | +2,5 | +2,756 | b |
| 差分输出电压 | VDiff | -0,5 | 0 | +0,05 | — |
7.2 SIC 模式显性输出特性(表 A.3,A.2.2 节)
| 参数 | 符号 | 最小 [V] | 最大 [V] | 条件 |
|---|---|---|---|---|
| CAN_H 单端电压 | VCAN_H | 3,0 | 4,26 | RL=45Ω 至 65Ω |
| CAN_L 单端电压 | VCAN_L | 0,75 | 2,01 | RL=45Ω 至 65Ω |
| 正常差分负载差分电压 | VDiff | 1,5 | 3,0 | RL=45Ω 至 65Ω |
| 仲裁期间有效电阻差分电压 | VDiff | 按 5.3.4 | 按 5.3.4 | 按 5.3.4 |
| 可选:扩展差分负载范围差分电压 | VDiff | 1,5 | 3,3 | RL=45Ω 至 70Ω |
7.3 FAST TX 模式输出特性(表 A.4,A.2.2 节;RL=45Ω 至 60Ω)
| 参数 | 符号 | 最小 [V] | 最大 [V] |
|---|---|---|---|
| CAN_H 单端电压 level_0 | VCAN_H0 | +2,55 | +3,51 |
| CAN_H 单端电压 level_1 | VCAN_H1 | +1,50 | +2,46 |
| CAN_L 单端电压 level_0 | VCAN_L0 | +1,50 | +2,46 |
| CAN_L 单端电压 level_1 | VCAN_L1 | +2,55 | +3,51 |
| 正常差分负载差分电压 level_0 | VDiff0 | +0,60 | +1,50 |
| 正常差分负载差分电压 level_1 | VDiff1 | -1,50 | -0,60 |
7.4 FAST TX 模式驱动电流(表 A.5,A.2.3 节)
| 参数 | 符号 | 最大 [mA] | 条件 |
|---|---|---|---|
| CAN_H 绝对电流 | ICAN_H | 115 | -3V≤VCAN_H≤+18V |
| CAN_L 绝对电流 | ICAN_L | 115 | -3V≤VCAN_L≤+18V |
7.5 静态接收器输入特性(表 A.6/A.7,A.2.4/A.2.5 节;电压偏置激活)
FAST RX 模式或 FAST TX 模式(表 A.6;条件 -12,0V≤VCAN_L,VCAN_H≤+12,0V):
| 参数 | 符号 | 最小 [V] | 最大 [V] |
|---|---|---|---|
| level_0 态差分输入电压范围 | VDiff | +0,1 | +8,0 |
| level_1 态差分输入电压范围 | VDiff | -8,0 | -0,1 |
OOB(Out-of-Bounds)比较器,SIC 模式(表 A.7;条件 -12V≤VCAN_L,VCAN_H≤+12V):
| 参数 | 符号 | 最小 [V] | 最大 [V] |
|---|---|---|---|
| 低态差分输入电压范围 | VDiff | -8,0 | -0,45 |
| 高态差分输入电压范围 | VDiff | -0,25 | +8,0 |
7.6 TXD 输入特性(表 A.8,A.2.6 节;正常功耗模式)
| 参数 | 符号 | 最小 | 最大 | 备注 |
|---|---|---|---|---|
| TXD 输入阈值电压 | V(TXD)Thresh | 0,95(VIO/2)V | 1,05(VIO/2)V | VIO 规格范围内;检测低↔高切换 |
| TXD 输入低电压范围 | V(TXD)Low | GND | V(TXD)Thresh_min | 检测为低;最小值可低于 GND |
| TXD 输入高电压范围 | V(TXD)High | V(TXD)Thresh_max | VIO | 检测为高;最大值可高于 VIO |
| 上拉与下拉阻抗 | R(TXD)PU、R(TXD)PD | 20 kΩ | 80 kΩ | VIO 规格范围内 |
| 上拉与下拉阻抗匹配 | mR(TXD) | -0,05 | +0,05 | VIO 规格范围内 |
注:mR(TXD)=2×(R(TXD)PU−R(TXD)PD)/(R(TXD)PU+R(TXD)PD)(表 A.8 脚注 a)。
7.7 SIC 动态参数(表 A.9-A.12,A.3 节)
驱动器对称性(表 A.9;SIC 模式负载 45Ω≤RL≤65Ω,FAST RX/TX 模式 45Ω≤RL≤60Ω,C₁=4,7nF(±5%),C₂=CRXD=0pF):
| 参数 | 符号 | 最小 | 最大 |
|---|---|---|---|
| 驱动器对称性 a | Vsym | 0,95 | 1,05 |
注:a) Vsym=(VCAN_H+VCAN_L)/Vrec,Vrec=VCAN_H_rec+VCAN_L_rec。
SIC 模式发送超时(表 A.10):
| 参数 | 符号 | 最小 [ms] | 最大 [ms] |
|---|---|---|---|
| 发送显性超时 | tdom | 0,80 | 6,0 |
SIC 模式环路延迟(表 A.11):全文页中该表未提取出内容(仅保留标题),具体数值以官方正式版本为准。
SIC 模式数据信号时序(表 A.12;测量条件:45Ω≤RL≤65Ω,C₁=0pF,C₂=100pF(±1%),CRXD=15pF(±1%);TXD 上升时间(10%→90%)与下降时间(90%→10%)小于 10 ns):
| 参数 | 符号 | 最小 [ns] | 最大 [ns] | 备注 |
|---|---|---|---|---|
| 信号改善时间 | tsic | +300 | +530 | 从 TXD 上升沿到信号改善阶段结束 |
| 发送位宽变化 | t△Bit(Bus) | -10 | +10 | 总线隐性位长相对 TXD 位长的变化 |
| 接收位宽变化 | t△Bit(RXD) | -30 | +20 | RXD 隐性位长相对 TXD 位长的变化 |
| 接收时序对称性 | t△REC | -20 | +15 | RXD 隐性位长相对总线位长的变化 |
| TXD 逻辑 0 到总线显性传播延迟 | tProp(TXD-BusDom) | 未定义 | +80 | — |
| TXD 逻辑 1 到总线隐性传播延迟 | tProp(TXD-BusRec) | 未定义 | +80 | — |
| 总线到 RXD 逻辑 0 接收传播延迟 | tProp(BusDom-RXD) | 未定义 | +110 | — |
| 总线到 RXD 逻辑 1 接收传播延迟 | tProp(BusRec-RXD) | 未定义 | +110 | — |
| 快速数据流量下 RXD 低脉冲宽度(位速率 10 Mbit/s)b | tOOB_LOW(RXD) | +30 | 未定义 | tBit(TXD)=100 ns |
| 快速数据流量下 RXD 低脉冲宽度(位速率 20 Mbit/s)b | tOOB_LOW(RXD) | +15 | 未定义 | tBit(TXD)=50 ns |
注:b) 通过 FAST TX 模式按对应数据位速率发送并经由专用测试模式访问 OOB 比较器测量;FAST TX 模式测量条件:4,75V≤Vcc≤5,25V,45Ω≤RL≤60Ω,C₁=0pF,C₂=25pF,CRXD=15pF。
7.8 FAST RX/FAST TX 模式动态参数(表 A.13/A.14,A.3.3 节)
FAST RX 或 FAST TX 模式数据信号时序(表 A.13;测量条件:45Ω≤RL≤60Ω,C₁=0pF,C₂=25pF(±1%),CRXD=15pF(±1%);TXD 上升/下降时间小于 10 ns):
| 参数 | 符号 | 最小 [ns] | 最大 [ns] | 备注 |
|---|---|---|---|---|
| FAST TX 模式信号改善时间 | tsic_data | 未定义 | +775 | TXD 符号上升沿到信号改善阶段结束 |
| FAST RX 检测后的 SIC 模式时间 | tsIC_Fast_RXD_Dis | 未定义 | +80 | 从用于 PWM 检测的第二个下降沿开始 |
| FAST TX 模式发送 level_1 位宽变化 | t△Bit(Bus)Level1 | -5 | +5 | 总线 level_1 位长相对 TXD tBit_data 的变化 |
| FAST TX 模式接收逻辑 1 位宽变化 | t△Bit(RXD)Logical1 | -10 | +10 | RXD 逻辑 1 位长相对 TXD tBit_data 的变化 |
| FAST RX 模式逻辑 1 接收时序对称性 | t△REC_Logical1 | -5 | +5 | RXD 逻辑 1 位长相对总线 level_1 位长的变化 |
| 模式切换后到总线 level_0 传播延迟 | tProp(BusDom-BusLevel0) | 未定义 | +80 | — |
| 模式切换后到总线隐性传播延迟(FAST TX/RX) | tProp(BusLevel0-Rec) | 未定义 | +325 | — |
| TXD 逻辑 0 到总线 level_0 传播延迟 | tProp(TXD-BusLevel0) | 未定义 | +80 | — |
| TXD 逻辑 1 到总线 level_1 传播延迟 | tProp(TXD-BusLevel1) | 未定义 | +80 | — |
| 总线 level_0 到 RXD 逻辑 0 传播延迟 | tProp(BusLevel0-RXD) | 未定义 | +110 | — |
| 总线 level_1 到 RXD 逻辑 1 传播延迟 | tProp(BusLevel1-RXD) | 未定义 | +110 | — |
| VDiff 下降时间 | tBusfall | +6 | +20 | — |
| VDiff 上升时间 | tBusrise | +6 | +20 | — |
模式转换传播延迟对称性(表 A.14;测量条件:4,75V≤Vcc≤5,25V,45Ω≤RL≤60Ω,C₁=0pF,C₂=25pF,CRXD=15pF):
| 参数 | 符号 | 最小 [ns] | 最大 [ns] | 备注 |
|---|---|---|---|---|
| 发送器传播延迟对称性 ADS/DAS | t△Bit(Bus)ADS/DAS | -30 | +30 | t△Bit(Bus)ADS/DAS=tProp(TXD-BusDom)−tProp(TXD-BusLevel0) |
| 接收器传播延迟对称性 ADS/DAS | t△Bit(RXD)ADS/DAS | -20 | +20 | t△Bit(RXD)ADS/DAS=tProp(BusDom-RXD)−tProp(BusLevel0-RXD) |
7.9 模式选择时序(表 A.15,A.3.4 节)
| 参数 | 符号 | 最小 [ns] | 最大 [ns] | 备注 |
|---|---|---|---|---|
| PWM 符号接受长度 a | tsymbolNom | 45 | 205 | FAST TX 预选时指 TXD 两次上升沿之间;FAST RX 预选时指两次下降沿之间;实现可支持比 45 ns 更短的周期 |
| FAST 到 SIC 模式切换时间 a | tFastToSIC | 210 | 245 | TXD 最后一个符号边沿之后 |
| FAST TX 判定逻辑_0 的 PWM 占空比 | tLogical_0_TX | tDecode | 0,5×tsymbolNom−tDecode | — |
| FAST TX 判定逻辑_1 的 PWM 占空比 | tLogical_1_TX | 0,5×tsymbolNom+tDecode | tsymbolNom−tDecode | — |
| FAST RX 判定的 PWM 占空比 | tLogical_Rx | tDecode | tsymbolNom−tDecode | — |
| 模式预选时间 | tselect | 500 | 980 | 预选所需连续接收位电平时间 |
| PWM 检测分辨率 | tDecode | 未定义 | 5 | TXD 符号解码粒度 |
注 a:至 205 ns 按 PWM 编码信号解读,自 250 ns 起按 NRZ 编码(8 Mbit/s)解读。
7.10 振铃抑制相关条款与要求
- 定义与原理:SIC = 抑制 MDI 振铃的能力(3.21);SIC 模式期间,在信号改善时间内,线束反射引起的潜在差分扰动被减小(A.1)。
- 实现参数:振铃抑制通过”主动隐性”驱动实现——主动隐性(active recessive)是以低于标称阻抗、持续特定时长的中间驱动级(3.1),最终回到被动隐性(passive recessive,标称阻抗,3.14)。关键时序与阻抗为表 18 的 tact_rec_start(≤120 ns)、tact_rec_end(≥355 ns)、tpas_rec_start(≤530 ns)与 RDIFF_act_rec(75Ω-133Ω),以及表 A.12 的信号改善时间 tsic(+300/+530 ns)。
- 选择性唤醒对振铃的容忍(5.5.5.3):接收信号须符合信号形状 A/B;n₁ 个连续显性位(n₁∈{1,2,3,4,5}),tA 0≤tA≤55% 的 tBit,tB 0≤tB≤5% 的 tBit(实现可允许更高最大值);发送器时钟频率偏差容差至少 0,5%。
- 信息性说明(Annex B.1):实现振铃抑制电路时,差分内部电阻在显性→隐性边沿后的一个位宽区间 [tBit(Bus)] 内典型为 100Ω。
- 关于回波损耗:本版全文未给出独立的”回波损耗”数值参数表;相关抑制效果通过上列 SIC 时序/阻抗与动态参数体现(条目页简介中的”回波损耗”为对 SIC 特性的概括描述)。
7.11 Annex A 唤醒时序(表 A.16,A.4 节)
| 参数 | 符号 | 最小 [μs] | 最大 [μs] | 条件 |
|---|---|---|---|---|
| CAN 活动滤波时间,长 | tFilter(long) | 0,50 | 1,45 | 网络电压按表 B.2 |
| CAN 活动滤波时间,短 | tFilter(short) | 0,15 | 0,95 | 网络电压按表 B.2 |
| 唤醒超时 | twake | 按表 20 | 按表 20 | 按表 20 |
| 唤醒模式信令 | tFlag | 未定义 | 250,0 | 自完整唤醒模式起测量 |
8. 与本站内容的关联
- 标准条目页:ISO 11898-2 (2024)(PMA 子层现行标准,CAN SIC 收发器权威规范)
- 知识库子域:SIC 设计与振铃抑制、物理层与信号完整性
- 词条:CAN SIC
- 中文采标版对照:GB/T 41588.2-2022 全文(基于 ISO 11898-2:2016 基线,不含 2024 版 SIC 条款)
- 配套规范:Bosch CAN FD 规范(全文)、ISO 11898-1:2024(全文、参数速查)