SIC 设计:收发器芯片设计要点

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SIC 设计:收发器芯片设计要点

本篇为 SIC 设计专题·设计篇,配套原理篇与测试篇。 本篇面向模拟 IC 设计工程师,从收发器芯片架构出发,拆解 SIC 的核心电路模块设计:输出级/驱动器、振铃抑制电路、接收器、SIC 相位控制逻辑,并给出参数规格对照与设计检查清单。 电路实现思路主要取自 12 篇已下载专利(Google Patents 官方 PDF,见资源库专利分类)与厂商数据手册。

1. SIC 收发器芯片架构总览

图 3 收发器芯片架构

图 3:CAN SIC 收发器芯片架构(驱动控制、输出级、SIC 控制、接收器、电源与保护)

flowchart TD
    subgraph CHIP["CAN SIC 收发器芯片"]
        TXD["TXD(来自控制器)"] --> CTRL["驱动控制逻辑<br/>(边沿/模式检测)"]
        CTRL --> OUT["输出级(驱动器)<br/>三态阻抗:显性/有源隐性/被动隐性"]
        OUT --> PINS["CANH / CANL 总线"]
        PINS --> RX["接收器(比较器)<br/>迟滞 + 宽共模"]
        RX --> RXD["RXD(送控制器)"]
        CTRL --> SIC["SIC 控制逻辑<br/>(时序/阻抗切换)"]
        SIC --> OUT
        SIC --> RX
        PWR["VCC/VIO/VBAT<br/>电源管理 / ESD / 保护"] --- OUT
    end

芯片级数据流:控制器经 TXD 送入驱动控制逻辑,由 SIC 控制逻辑按窗口(≤120 ns / ≥355 ns / ≤530 ns)切换输出级三态阻抗;总线信号经接收器(比较器)回送 RXD。三大关键设计域正是上图中的输出级、SIC 控制逻辑与接收器。

三大关键设计域:

  1. 输出级(驱动器):决定位时序对称性、边沿斜率、SIC 阻抗切换——SIC 性能的核心;
  2. SIC 控制逻辑:检测显性→隐性转换,按窗口(≤120 ns / ≥355 ns / ≤530 ns)切换有源/被动隐性;
  3. 接收器:比较器迟滞、共模范围、输入阻抗,决定接收对称性 tREC 与抗扰度。

2. 输出级(驱动器)设计

2.1 三态阻抗架构(与原理篇的相位对应)

相位输出阻抗驱动行为设计要点
显性 dominant低(约 50 Ω 量级)强制驱动差分大电流、低导通电阻、对称灌/拉
有源隐性 active recessive约 100 Ω(RDIFF_act_rec 75~133 Ω)主动向隐性放电阻抗精确可控、可定时关断
被动隐性 passive recessive约 60 kΩ高阻,总线自然放电高阻漏电要小、与仲裁兼容
flowchart LR
    subgraph DOM["显性 dominant"]
        D1["主驱动器低阻<br/>约 50 Ω 量级"] --> D2["强制驱动差分<br/>大电流、低导通电阻、对称灌/拉"]
    end
    subgraph AR["有源隐性 active recessive"]
        A1["辅助驱动支路<br/>RDIFF_act_rec 75~133 Ω"] --> A2["主动向隐性放电<br/>阻抗精确可控、可定时关断"]
    end
    subgraph PR["被动隐性 passive recessive"]
        P1["高阻输出<br/>约 60 kΩ"] --> P2["总线自然放电<br/>漏电小、与仲裁兼容"]
    end
    D1 --> A1
    A1 --> P1

三态阻抗切换链:显性低阻(约 50 Ω 量级)→ 有源隐性中等阻抗(约 100 Ω)→ 被动隐性高阻(约 60 kΩ)。有源隐性阻抗是 SIC 的性能核心——太低会过度加载总线(影响仲裁、增加功耗),太高起不到阻尼作用,必须精确落在 75~133 Ω 窗口内。

设计关键:有源隐性阻抗必须落在 75~133 Ω(RDIFF_act_rec,ISO 11898-2:2024 Set C)——太低会过度加载总线(影响仲裁、增加功耗),太高起不到阻尼作用。这个阻抗通常由并联的辅助驱动支路实现,并可编程/校准以覆盖 PVT 变化。

2.2 位时序对称性设计(timing symmetry)

SIC 的硬指标(ISO 11898-2:2024 Set C,数据相位 ≤8 Mbit/s):

参数符号指标设计含义
发送隐性位宽偏差tBit(Bus)−10 ~ +10 ns输出级上升/下降边沿对称;边沿整形(edge shaping)
接收时序对称性tREC−20 ~ +15 ns接收路径滤波/比较器延迟对称
接收位宽偏差tBit(RxD)−30 ~ +20 nsTX 对称性 + RX 对称性的叠加
环回延迟tLoop≤190 nsTXD→总线→RXD 总延迟预算

设计含义:

  • 驱动器必须做对称边沿整形(dominant→recessive 与 recessive→dominant 的上升/下降时间尽量一致),减小数据相关的时序偏差;
  • 传播延迟路径要拆分预算:td(TXD-bus) ≤80 ns、td(bus-RXD) ≤110 ns(TJA1463 数据手册实测 70~120 ns 有源隐性起始);
  • 片上延迟应温度补偿,因为数据手册保证 -40~150 °C 全温范围(TJA1463 脚注:参数按设计保证,工厂测试用关联测试条件覆盖全温)。
flowchart LR
    A["TXD 边沿"] -->|"发送路径<br/>td(TXD-bus) ≤ 80 ns"| B["总线越过阈值"]
    B -->|"接收路径<br/>td(bus-RXD) ≤ 110 ns"| C["RXD 边沿"]
    A -. "环回延迟 tLoop ≤ 190 ns<br/>= 发送 + 接收路径之和" .-> C

传播延迟预算拆分:TXD→总线(≤80 ns)与总线→RXD(≤110 ns)两段相加得到环回延迟 tLoop(≤190 ns)。对称性指标的实现本质是让这条路径上每个环节的上升/下降延迟尽量一致,且全温范围(−40~150 °C)有温度补偿。

2.3 斜率控制(slew rate control)

  • 控制输出边沿斜率可降低高频分量 → 减少 EMC 辐射与反射幅度;
  • Microchip US11539548B2 给出分段斜率控制:串联延迟线逐级关断多个并联电流源,边沿被切成多段缓变;
  • 注意斜率与位时间的权衡:边沿过缓会侵占位时序裕量(5 Mbit/s 位时间 200 ns)。

3. 振铃抑制电路实现(专利对照)

这是 SIC 设计的”秘密武器”,各家实现路线不同,均有专利保护。建议按”先懂物理、再对照电路”的方式阅读下列专利(全部已下载,见资源库专利分类)。

flowchart TD
    S["振铃抑制实现路线<br/>(专利对照)"] --> TI1["TI:Recessive Nulling<br/>US9606948B2<br/>转换瞬间并联低阻加速泄放"]
    S --> TI2["TI:瞬态触发阻尼<br/>US11310072B2<br/>检测振铃峰值自动导通泄放管"]
    S --> MC["Microchip:阻抗匹配 + 分段斜率<br/>US11539548B2<br/>OTA 可控阻抗 + 延迟线斜率控制"]
    S --> NXP["NXP:前馈振铃抑制<br/>US10020841B2<br/>转换时主动注入抑制信号"]
    S --> BOSCH["Bosch:振荡抑制单元<br/>US11068429B2"]
    S --> ELMOS["Elmos:加速状态转换驱动器<br/>US11048657B2"]

六条专利路线对照:TI 走”并联低阻泄放”与”检测振铃再阻尼”两条路,NXP 走前馈(主动注入),Microchip 走阻抗匹配 + 分段斜率,Bosch 与 Elmos 分别从振荡抑制与加速状态转换切入。3.1~3.6 逐一展开。

3.1 TI:Recessive Nulling(隐性抵消)— US9606948B2(已过期,LRN/HRN 模式)

  • 思想:显性→隐性转换瞬间,额外并联一段低阻通路,加速泄放总线分布电容,让差分波形更快衰减到隐性阈值。
  • 实现:主驱动器旁并联 “recessive nulling driver”,在转换后选定时长内保持低阻;分两种模式:
    • LRN(light recessive nulling):只影响隐性位起始的一段;
    • HRN(heavy recessive nulling):整个隐性位都保持低阻(含连续隐性位);
    • 混合模式按总线阻抗特征选择 nulling 时长,必须在采样点前终止。
  • 设计启发:nulling 时长可由寄存器编程;终止时刻的时序精度(与采样点错开)是设计重点;额外低阻通路会增加转换瞬间电流,需评估 EMC/共模电流。
  • 专利条目:US9606948B2
flowchart LR
    M["主驱动器"] --> BUS["总线"]
    N["Recessive Nulling Driver<br/>(并联低阻通路)"] --> BUS
    CTL["控制逻辑:<br/>LRN 仅隐性位起始一段<br/>HRN 整个隐性位保持低阻<br/>混合模式按总线阻抗选择"] --> N
    BUS --> SP["必须在采样点前终止 nulling<br/>(与采样点错开)"]

Recessive Nulling 电路概念:主驱动器旁并联低阻通路,在显性→隐性转换后选定时长内保持低阻,加速泄放总线分布电容;LRN/HRN/混合三种模式由控制逻辑按总线阻抗特征选择,终止时刻的时序精度(与采样点错开)是设计重点。

3.2 TI:瞬态触发振铃抑制 — US11310072B2

  • 思想:不靠精确定时,而是检测振铃本身:显性→隐性跳变后,振铃信号经电容耦合到 NMOS 栅极,幅度超过阈值即让管子导通,把振铃能量泄放到 VCC/GND。
  • 实现:驱动器 M1–M6(含高压/负压保护串联管)+ 脉冲发生器(约 200 ns)驱动 recessive nulling 将内部节点拉到 VCM + 电容耦合的振铃检测/阻尼通路;脉冲宽度固定或可编程。
  • 设计启发:“电平检测 + 自动导通阻尼”结构省功耗且对 PVT 鲁棒,不需要精确计时;关键是耦合电容取值(让振铃过阈值但不误触发)与泄放管的尺寸。
  • 专利条目:US11310072B2
flowchart LR
    A["显性→隐性跳变"] --> B["振铃信号经电容耦合<br/>到 NMOS 栅极"]
    B --> C{"幅度超过阈值?"}
    C -->|"是"| D["NMOS 导通,振铃能量<br/>泄放到 VCC/GND"]
    C -->|"否"| E["不动作,省功耗"]
    D --> F["脉冲发生器(约 200 ns)<br/>驱动 recessive nulling<br/>脉冲宽度固定或可编程"]

瞬态触发式阻尼流程:不靠精确定时,而是检测振铃本身——振铃经电容耦合到 NMOS 栅极,幅度超过阈值即导通泄放管,把振铃能量泄放到 VCC/GND;该结构省功耗且对 PVT 鲁棒,关键设计点是耦合电容取值与泄放管尺寸。

3.3 Microchip:阻抗匹配 + 分段斜率 — US11539548B2(权利要求明确标注 CAN SIC)

  • 思想:振铃根源是隐性期阻抗失配 → 在转换期间及之后短时把匹配阻抗接入总线(显性态断开);同时用分段斜率控制减小高频成分。
  • 实现:阻抗匹配单元用 OTA(跨导放大器) 或”背靠背 regulated 晶体管对 + 栅控制电路”实现可控电阻;斜率控制用串联延迟线逐级关断并联电流源/电阻开关。
  • 设计启发:OTA 实现的可控阻抗可在 PVT 下保持振铃抑制性能;阻抗接入/断开的时序与显性态完全隔离,避免影响显性驱动。
  • 专利条目:US11539548B2

3.4 NXP:前馈振铃抑制 — US10020841B2

  • 思想:前馈(feedforward) 方式——在转换发生时主动注入抑制信号,而非等振铃出现再检测,响应更快。
  • 与 TI 的”反馈检测”路线形成对比:前馈依赖精确的转换时刻检测,反馈更鲁棒但略慢。
  • 专利条目:US10020841B2

3.5 Bosch:振荡抑制单元 — US11068429B2(另有申请公开版 US20200364171A1)

  • 针对显性↔隐性位状态切换时的振荡趋势,用振荡抑制单元在切换瞬间改变驱动特性。
  • 设计启发:与仲裁(多节点同时驱动)的兼容性设计——振荡抑制不能破坏显性优先仲裁。
  • 专利条目:US11068429B2

3.6 Elmos:加速状态转换驱动器 — US11048657B2

  • 显性→隐性加速过渡的输出级设计,与 TI nulling 思路互补。
  • 专利条目:US11048657B2

3.7 学术/行业实现参考

方案来源特点
振铃抑制电路(星型拓扑 8 ECU)DENSO Mori 2014,IEEE EMC Europe(DOI 10.1109/EMCEurope.2014.6930940)SIC 思想的学术前身,必读背景
峰值电压检测+阻抗切换动态振铃抑制UNIST 硕士论文 2020(开放获取)芯片内振铃抑制电路学位论文,少见
串联阻尼电阻连接器KAIST Park 2020,IEEE EDAPS(DOI 10.1109/EDAPS50281.2020.9312922)网络级(连接器)阻尼方案,与芯片内方案对照

论文条目:Mori 2014 振铃抑制电路

4. 接收器设计

4.1 关键指标与电路

指标典型值/要求设计要点
显性/隐性阈值0.9 V / 0.5 V(差分)比较器翻转点精度,避免振铃误判
共模输入范围宽共模(高 EMI,如 TLE9371 强调)输入级结构(如 Infineon US10042807B2 四象限输入电路)
接收对称性 tREC−20 ~ +15 ns滤波与比较器延迟对称;迟滞
输入阻抗隐性期高阻与总线负载/节点数相关
  • 迟滞比较器:抑制差分噪声抖动,温度系数要小(吉林大学 AMR 2012 论文有经典实现);
  • 共模电容平衡(TI US7113759B2):改善接收器共模抑制,对 EMC 抗扰关键;
  • 接收路径的延迟对称性直接决定 tREC——上升/下降路径、滤波器的群延迟必须对称。
flowchart LR
    IN["CANH / CANL 差分输入<br/>(宽共模范围)"] --> IP["输入级<br/>四象限输入/共模电容平衡"]
    IP --> CMP["阈值比较<br/>0.9 V 显性 / 0.5 V 隐性<br/>(实际翻转点约 0.7 V)"]
    CMP --> HYS["迟滞比较器<br/>抑制差分噪声抖动<br/>温度系数小"]
    HYS --> OUT["RXD 输出"]
    CMP -. "上升/下降路径与滤波器群延迟对称<br/>→ 决定接收对称性 tREC −20~+15 ns" .-> OUT

接收链路:宽共模输入级(四象限输入/共模电容平衡)→ 阈值比较(0.9 V/0.5 V)→ 迟滞比较器 → RXD。接收对称性 tREC(−20~+15 ns)由比较器延迟与滤波器群延迟的上升/下降对称性决定,这是振铃不误判与抗扰度的接收侧基础。

4.2 共模与 EMC(收发器级)

  • 共模发射抑制:TI US7183793B2(降低 CAN 收发器电磁辐射的系统与方法);
  • 输出共模电压 VCM 对称性:TJA1463 有 Vcm(step) symmetry 指标;
  • 测试标准:IEC 62228-3(见测试篇)。

5. SIC 相位控制逻辑(数字/模拟混合)

SIC 时序窗口(ISO 11898-2:2024 Set C / TJA1463 实测):

事件符号指标实现
TXD→总线有源隐性开始tact_rec_start70~120 ns(≤120)边沿检测 + 单稳定时器
TXD→总线有源隐性结束tact_rec_end355~480 ns(≥355)定时窗口;可编程微调
TXD→总线被动隐性开始tpas_rec_start415~530 ns(≤530)输出阻抗切回高阻
sequenceDiagram
    participant TXD as TXD(控制器)
    participant SIC as SIC 控制逻辑
    participant OUT as 输出级阻抗
    TXD->>SIC: 显性→隐性边沿(边沿检测)
    SIC->>OUT: 进入有源隐性(约 100 Ω)<br/>tact_rec_start 70~120 ns(≤120)
    SIC->>OUT: 定时窗口结束<br/>tact_rec_end 355~480 ns(≥355)
    SIC->>OUT: 切回被动隐性高阻(约 60 kΩ)<br/>tpas_rec_start 415~530 ns(≤530)
    TXD-->>SIC: TXD 变 LOW(仲裁覆盖)<br/>有源隐性立即被显性覆盖
    SIC-->>OUT: 立即切回显性驱动

SIC 相位控制时序:边沿检测捕捉 TXD 显性→隐性沿后启动单稳定时窗口,依次切换有源隐性(≤120 ns 开始)与被动隐性(≤530 ns 前);若 TXD 在隐性过渡完成前变 LOW,总线立即切回显性——这是与仲裁(多位同时驱动)兼容的关键行为。

设计要点:

  1. 边沿检测:准确捕捉 TXD 的显性→隐性沿(抗抖、抗毛刺滤波);
  2. 可编程窗口:窗口长短需可调以覆盖不同网络(短 stub 可短、长网络需长);寄存器配置;
  3. 阻抗切换的连续性:有源→被动切换时不能产生毛刺(glitch-free switch);
  4. 与仲裁兼容:多位同时驱动时,有源隐性必须能被显性覆盖(TXD 变 LOW 立即回显性——TJA1463 注释:“If TXD goes LOW before the recessive transition has been completed, the bus switches to dominant”);
  5. TXD 显性超时保护:tto(dom)TXD 0.8~9 ms(防止 TXD 卡死拉死总线)。

6. 可靠性/防护设计(车规必做)

项目典型指标参考
总线引脚容错±58 V(TI/NXP 新一代);−36~40 V(旧)高侧/低侧钳位、串联器件
总线 ESD≥8 kV HBM/IEC片内 ESD 结构 + 片外 TVS 协同(IEEE TDMR 2017 论文)
TXD 显性超时0.8~9 ms数字看门狗
欠压/过温保护UVLO、TSD电源管理
工艺选择0.14 µm HV SOI(NXP Deloge 2015)、0.15 µm BCD(北方工大 2026)、0.18 µm CMOS(TCAS-I 2025)高压器件集成度 vs 成本

7. 竞品规格对照(设计 Spec 对标用)

参数NXP TJA1463TI TCAN1462/63TI TCAN1472(新)Infineon TLE9371
SIC 标准ISO 11898-2:2024 Set CCiA 601-4 + ISO 2024ISO 11898-2:2024 Annex ACiA 601-4 + ISO 11898-2:2016
数据速率≤8 Mbit/s≤8 Mbps≤8 Mbit/s≤8 Mbit/s
环回延迟≤190 ns≤190 ns190 ns max—
总线容错±58 V±58 V±58 V±58 V
总线 ESD8 kV8 kV8 kV±8 kV
VIO 范围2.95~5.5 V1.7~5.5 V(TCAN1462)1.7~5.5 V3.3/5 V
特点Sleep 模式、ASIL(1464)INH/WAKE、SOT-231.8V 逻辑、SOT-23高共模 EMI

详细数据以各数据手册为准:

8. 设计检查清单(流片前对照)

功能/性能

  • tBit(Bus) −10~+10 ns、tREC −20~+15 ns、tBit(RxD) −30~+20 ns(Set C)
  • RDIFF_act_rec 75~133 Ω;tact_rec_start ≤120 ns;tact_rec_end ≥355 ns;tpas_rec_start ≤530 ns
  • 环回延迟 ≤190 ns;TD 拆分:td(TXD-bus) ≤80 ns、td(bus-RXD) ≤110 ns
  • 有源隐性可被显性覆盖(仲裁兼容);glitch-free 阻抗切换
  • TXD 显性超时 0.8~9 ms

鲁棒性

  • 总线引脚 ±58 V 容错、8 kV ESD、欠压/过温保护
  • EMC:IEC 62228-3 传导发射/抗扰预算;共模对称
  • PVT 角覆盖(−40~150 °C);阻抗可校准/编程

可测性(为测试篇预留)

  • SIC 窗口(120/355/530 ns)测试引脚或模式暴露
  • 环回延迟/对称性测试电路、眼图模板测试点
  • 按 ISO 16845-2 测试项预留测点
flowchart TD
    START["流片前检查清单"] --> F1["功能/性能<br/>tBit(Bus) −10~+10 ns<br/>tREC −20~+15 ns<br/>tBit(RxD) −30~+20 ns"]
    START --> F2["SIC 窗口<br/>RDIFF_act_rec 75~133 Ω<br/>tact_rec_start ≤120 ns<br/>tact_rec_end ≥355 ns<br/>tpas_rec_start ≤530 ns"]
    START --> F3["时序预算<br/>tLoop ≤190 ns<br/>td(TXD-bus) ≤80 ns<br/>td(bus-RXD) ≤110 ns"]
    START --> R1["鲁棒性<br/>±58 V 容错、8 kV ESD<br/>IEC 62228-3 EMC<br/>PVT 全温 −40~150 °C"]
    START --> T1["可测性<br/>SIC 窗口测试引脚/模式<br/>环回延迟/眼图测点<br/>ISO 16845-2 预留"]
    F1 --> PASS["全部通过 → 流片"]
    F2 --> PASS
    F3 --> PASS
    R1 --> PASS
    T1 --> PASS

检查清单总览:功能/性能(Set C 时序)、SIC 窗口(120/355/530 ns 与 75~133 Ω)、时序预算、鲁棒性(±58 V/8 kV/EMC/PVT)与可测性五个维度逐项核对,全部通过才可流片;可测性为测试篇预留。

9. 参考资料

关联