模拟IC 工程师学习路线

模拟IC 工程师学习路线

本路线以”已流片一颗 CAN FD(SIC)收发器芯片”为背景设计:帮助你把”协议 → 物理层 → 收发器设计 → 测试认证”的全流程知识系统补齐,最终能对标 ISO 11898-2:2024 与主流竞品(TJA1463 / TCAN1463 / TLE9371)独立开展设计工作。

这条路线适合谁

  • 正在或即将从事 CAN FD / CAN SIC 收发器模拟设计(输出级、接收比较器、振铃抑制电路、ESD 保护)的芯片工程师;
  • 需要把协议级知识(为什么需要 BRS、TDC、传播延迟对称性)落到电路指标上的人;
  • 有模拟电路基础(运放、比较器、输出级、EMC 概念),但不要求精通嵌入式开发;
  • 特别适合:芯片设计新人、从模拟通用芯片转向车载总线芯片的工程师。

想先评估自己的知识结构,可先读 CAN FD 与 CAN SIC 词条,确认基本概念无盲区后再开始。

路线总览

阶段主题预计周期关键输出
0建立概念1 周全局图景:CAN FD 在车载网络中的位置
1协议与位定时2~4 周BRS 时序约束 → 收发器传播延迟对称性需求
2物理层与 SIC 规范(核心)4~8 周SIC 收发器设计指标(振铃抑制/回波损耗/沿整形/EMC)
3芯片架构与电路实现长期输出级、接收比较器、振铃抑制电路方案
4测试与认证2~4 周一致性测试计划、表征项清单
5系统集成与量产按需应用电路、车规认证路径

阶段 2 是本路线核心,投入时间应占全路线一半以上;阶段 3 没有固定终点,与日常工作融合,持续迭代。

阶段 0:建立概念(约 1 周)

目标

建立 CAN FD 的全局图景:它是什么、为什么出现、在车载网络中处于什么位置,为后续所有阶段提供上下文锚点。

必读资料

动手任务

  • 用 SocketCAN 或 USB-CAN 卡做一次 CAN FD 回环收发(收发 ≥ 100 帧),亲眼看到 CAN FD 帧(SocketCAN 工具、USB-CAN 卡);
  • 手绘一张 A4 的 CAN FD 数据帧结构图,标出 EDL/BRS/ESI 三个新增位的位置与作用;
  • 用一句话向同事解释”CAN FD 相比 Classical CAN 多了什么”(检验是否真的理解)。

阶段 1:协议与位定时(2~4 周)

目标

吃透帧格式与位定时机制,尤其是 BRS(位速率切换)带来的时序约束,并把该约束转化为对收发器”传播延迟对称性”的明确要求——这是协议通往电路的第一座桥。

必读资料

动手任务

  • 用位定时公式手工计算一组 CAN FD 配置(仲裁段 500 kbit/s + 数据段 2 Mbit/s),算出采样点、相位裕度,并说明 TDC 何时必须开启;
  • 写出”BRS 切换瞬间位时序约束”的推导,结论落在一句话:为什么数据段速率越高,对收发器环路延迟对称性的要求越苛刻;
  • 对照 采样点、相位裕度、TDC、传播延迟对称性 词条,把 4 个概念串成一段连贯表述。

阶段 2:物理层与 SIC 规范(核心,4~8 周)

目标

逐条精读 ISO 11898-2:2024 的 SIC 章节,把振铃抑制、回波损耗、上升/下降沿整形、EMC 要求转化为可落到电路的 SIC 收发器设计指标。这是本路线投入最大、也最核心的一站。

必读资料

动手任务

  • 把 ISO 11898-2:2024 中 SIC 相关电气参数整理成一张表格(参数/条款号/典型值/含义),对照 TJA1463 数据手册 逐项核对,标注哪些参数自己芯片能满足、哪些有差距;
  • 推导回波损耗与输出阻抗、终端阻抗的关系式,并说明 5 Mbit/s 下回波损耗预算为何收紧;
  • 用示波器对比普通收发器与 SIC 收发器的总线波形,拍下”振铃被抑制”的对比图(可借助 示波器 CAN 解码;测试方法参考 NXP AH1308);
  • 写一份”我理解的 SIC 设计指标清单”,覆盖:输出级、接收比较器、振铃抑制电路三处的关键指标与来源条款。

阶段 3:芯片架构与电路实现(长期,结合工作)

目标

从规范走向电路:搞清各家厂商怎么做 SIC——通过关键专利读电路思路,通过竞品数据手册读内部框图与电气参数,形成自己的芯片架构与电路实现方案。

必读资料

动手任务

  • 按参数集与规格基线形成自研芯片的《设计规格基线》,标出目标档位与扩展功能;
  • 用时序链路预算把 tLoop ≤ 190 ns 拆到每个模块并留 PVT 裕量;
  • 用参数设计要点总表对照 TJA1463/TCAN1463,逐项标注差距;
  • 对照 TJA1463 数据手册 画出接收比较器框图(差分输入 → 比较器 → 迟滞 → 输出整形),标注每一级的带宽/迟滞/共模范围要求;
  • 对照 TJA1463、TCAN1463-Q1、TLE9371 三家数据手册,比较”同一 SIC 核心 + 不同外设”的家族化设计思路,并画出自研芯片的输出级框图,标出 SIC 振铃抑制电路应挂在哪一级、由什么触发;
  • 把 US9606948B2、US11310072B2、US11539548B2、US11068429B2、US10020841B2 五篇振铃抑制专利的电路方案做成对比表(方案/触发方式/优劣势/适用场景),形成自己的方案选型文档;
  • 结合 传播延迟对称性 词条,核算自研芯片的环路延迟预算,找出最紧的约束点。

阶段 4:测试与认证(2~4 周)

目标

把”设计”推向”可信”:掌握一致性测试计划、物理层 EMC 评估方法与数据手册表征项的完整清单,为流片后表征与认证做准备。

必读资料

动手任务

  • 把 TJA1463 数据手册的表征项逐条与 ISO 16845、IEC 62228-3 条款对照,生成”表征项 ↔ 标准条款”映射表;
  • 为自研芯片写一份《一致性测试计划》草稿,包含:测试项、设备、pass/fail 判据、所需测试环境(一致性测试工具、EMC 测试系统);
  • 列出参加 CiA plugfest 的清单(被测项、对比对象、期望数据),评估自研芯片与主流收发器的互联风险点。

阶段 5:系统集成与量产(按需)

目标

让芯片”上车”:掌握应用电路、PCB/EMC 设计规则、车规认证路径,完成从芯片到系统的最后一公里。

必读资料

动手任务

  • 参照 TJA1463 数据手册典型应用电路,画出自己芯片的最小系统应用电路(含电源、VIO、总线终端);
  • 对照 AEC-Q100、EMI/EMC 词条,写一份”车规认证路径”清单(器件级 → 板级 → 系统级各要过什么测试);
  • 用 UCANS32K1SIC 评估板与自研芯片做一次互联测试,记录眼图与错误帧。

完成标志

当你满足以下全部条件时,可认为本路线已完成:

  • 能不看资料复述 CAN FD 帧结构,并解释 BRS 时序约束如何转化为收发器传播延迟对称性需求;
  • 能对照 ISO 11898-2:2024 列出 SIC 收发器全部关键设计指标(振铃抑制/回波损耗/沿整形/EMC),并说明每个指标影响哪个电路模块;
  • 画得出自研芯片的输出级与接收比较器框图,并标注出振铃抑制电路的挂载位置与触发机制;
  • 手里有一份完整的《一致性测试计划》,且表征项已与 ISO 16845 / IEC 62228-3 条款建立映射;
  • 能用一句话向非专业人士讲清”你的芯片比 TJA1463 好/差在哪里”,并有数据支撑。

参见